이기종 적응형 시스템온칩 아키텍처, 표준화된 칩렛 인터커넥트 통합

항공우주, 방위, 통신 및 고성능 컴퓨팅 분야에서 배선 복잡성과 열 분산 문제를 해결하기 위해 대형 모놀리식 다이 대신 모듈형 반도체 패키징 도입이 가속화되고 있습니다. 적응형 시스템온칩(SoC) 아키텍처에 UCIe 1.1 표준을 직접 통합함으로써 패키지 내 여러 실리콘 칩 간 저지연 및 벤더 독립적인 버스를 구축할 수 있습니다.

다이 간 인터커넥트 아키텍처 및 대역폭 확장
보드 레벨의 고속 시리얼 인터페이스에서 패키지 내부의 다이 간 물리 계층으로 전환함에 따라 기생 정전용량, 삽입 손실 및 전력 소비가 절감됩니다. 적응형 컴퓨팅 플랫폼에 구현된 UCIe 1.1은 최대 4개의 독립 표준 패키지(UCIe-SP) 인터페이스와 최대 2개의 고급 패키지(UCIe-AP) 인터페이스를 지원합니다. 이러한 이중 토폴로지 지원은 멀티 테라비트급 집적 대역폭을 제공하여 기존 인쇄회로기판의 직렬화 배선으로 인한 데이터 전송 병목 현상을 해소합니다.

이종 컴퓨팅 및 무선 주파수 통합
무선 주파수(RF) 프런트엔드 애플리케이션, 광학 공동 패키징 네트워킹 및 인공지능 가속 환경은 서로 다른 실리콘 공정을 동일 패키지 내에 배치함으로써 성능상의 이점을 얻을 수 있습니다. 모놀리식 설계는 디지털 연산 엔진, 아날로그-디지털 변환기 및 RF 회로를 동일한 공정 노드에서 제조해야 하므로 구조적인 제약이 발생합니다.

전용 적응형 디바이스는 다채널 RF 데이터 변환기, 프로그래머블 로직, 하드 디지털 신호 처리 블록, 최대 80 TOPS 연산 성능의 AI 처리 엔진을 단일 패키지에 통합합니다. 이 아키텍처를 UCIe 호환 물리 계층과 결합함으로써 설계자는 서드파티 아날로그 프런트엔드, ASIC, CPU, GPU 및 공동 패키징 광학 모듈을 단일 멀티칩 모듈 내에 구성할 수 있습니다. 이를 통해 크기, 무게, 전력 및 비용(SWAP-C) 요소를 최적화하는 동시에 검증된 실리콘 IP를 여러 제품 주기에 걸쳐 재사용할 수 있습니다. 해당 인터페이스가 적용된 초기 생산용 실리콘은 2027년 4분기에 출시될 예정입니다.

추가 정보
이 섹션은 원본 제품 발표에 포함되지 않은 기술 사양 및 경쟁 벤치마크 상세 정보를 다룹니다.

개방형 UCIe 표준 채택은 어드밴스드 인터페이스 버스(AIB)와 같은 독점 인터커넥트 표준에서 벗어나 다중 공급업체 칩렛 생태계로 전환하는 반도체 산업의 흐름을 보여줍니다. Altera Agilex 9 Direct RF 시리즈를 포함한 경쟁 반도체 플랫폼은 EMIB와 같은 고급 멀티 다이 패키징 토폴로지를 통해 고속 데이터 변환기를 통합합니다. 이전 세대가 공급업체 전용 프로토콜에 의존했던 것과 달리, 프로그래머블 아키텍처의 UCIe 1.1 전환은 서브 나노초 물리 계층 지연 시간, 비트당 0.5 피코줄 미만의 전력 효율, 밀리미터당 수백 기가비트를 초과하는 쇼어라인 인터커넥트 밀도 등 표준 데이터 전송 지표를 확립하여 서드파티 가속기 및 메모리 칩렛과의 직접적인 상호 운용성을 구현합니다.

편집: Evgeny Churilov, Induportals Media - AI 각색.

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